研究プロジェクトに関して一段落を付けることができました。
研究内容に関しては具体的なことを書いてはいけない契約になっているため、書ける程度の事を大雑把にまとめ、愚痴ります。
今やっていることは、とある試作チップの設計。回路をverilogで書いてEDAツール用いて配置配線などを行い、チップレベルまでの設計。そして作成した回路が要求通りに動作するのかをシミュレータを用いて検証。複数人で話し合いながら確認を取りつつ研究・作業を進めています。
理論は理論、実際に回路データを作成してシミュレーションで検証しないと気が付きにくい問題点が見えてきません。ほぼ完成した後に、シミュレーションの結果から動作が安定しない事が判明して、打合せにて回路の仕様が変更になったときは泣きたくなりました。回路の仕様上、使用可能なセルに制限があり、一部分では普通の書き方のverilogではなくセル名記述のverilogなので、複数の仕様書を見比べながら使用するセルを探し出す作業が地味に苦労します。
また、初期段階で一番苦労したことはツールの設定、バージョンの違いによる不具合。他大学で使用されているツールのバージョンと自分たちの使用しているツールのバージョンが異なっている場合は、最新のバージョンに組み込まれた操作方法などがあるために設定を変更しなければならず、その修正に苦労します。ちなみにマニュアルを読破することは無理です。なので必要な項目のみを探し出す必要があります。
このプロジェクトに組み込まれたことは得るモノの多い経験でした。企業からやってきた教授の下での毎週・隔週の打合せ。教授が実際に企業に勤めていた時に経験した考え方などを雑談ついでに教えて頂いたりすることで、知識だけでなく物事の考え方や作業の効率的なやり方を学ぶ事ができました。この経験は日常生活でも活かしていきたいです。
現状として、論文などはまだ書いていません。
このままの状態で博士前期課程を無事に修了できるのか不安ですが、まだ一年間残されていますし、今後のプロジェクトの展開とM2の先輩の現状から鑑みるに何とかなりそうです。何とかします。試作チップの納入が楽しみです。
今後の研究内容も楽しくなってきました。楽しまないとやってられないのも事実です。
雑用を押しつけられても無茶振りされてもへこたれない。逆に利用してやる！！
最後に一言。作業ログは重要。
