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なまけもの日記

人生のメモ帳

Verilog HDL の論理合成オプション

FPGA上に演算器を構築する際,通常の論理合成ではFPGAのデバイスに合わせて最適化されて,デバイス上のDSPが利用される場合があります.DSPを使用すると回路の高速化や省スペース化が可能となりますが,演算器単体の性能評価を行いたい場合にDSPが使用されると,単純にLUT数とレジスタ数で確認できなくなります.そこで,DSPを利用しない論理合成オプションを使用することにより,明示的にDSPを使用もしくはLogicのみを使用させることができます.

論理合成オプション

Quartus2のツールのオプションではなく,Verilogファイルに直接記述するタイプ.

wire [7:0] a, b;
wire [15:0] result;
assign result = a * (* multstyle = "logic" *) b;

今回はAlteraの場合ですが,Xilinxの論理合成オプションもあるそうです.

verilog_synth_technic - CPU-Labs
明示的に乗算器をハードマクロ(DSP)で構成する 論理合成する際に、DSPを用いるか、ロジックセルを用いるか指定したい場合は以下のアトリビュートを指定する ...